谁懂VHDL floating point multiplier 里的 exponent adder??

丘比特9

我在做着VHDL floating multiplier 的exponent adder(8 bits 的)
我的code simulation 有问题,overflow flag 一直set 着.....为啥??

我的 exponent adder code:
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_1164.all;

entity exp_adder is
port(ea,eb:in std_logic_vector(7 downto 0);
     e_outut std_logic_vector(7 downto 0);
     unflowut bit;
     ovflowut bit);
end exp_adder;

architecture struct of exp_adder is
begin
process(ea,eb)
variable tempe:std_logic_vector(8 downto 0);
variable e1,e2:std_logic_vector(8 downto 0);
variable m:std_logic_vector(22 downto 0);
variable e:std_logic_vector(8 downto 0);
variable s:std_logic;

begin
e1:="0"&ea;
e2:="0"&eb;
unflow<='0';
ovflow<='0';
tempe:=e1+e2;

if(tempe<000000000)then
s:='1';
e:="111111111";
m:="00000000000000000000000";
unflow<='1';
else
e_out<=tempe(7 downto 0);
end if;

if(tempe>111111111)then
e:="111111111";
m:="00000000000000000000000";
ovflow<='1';
else
e_out<=tempe(7 downto 0);
end if;

end process;
end struct;

帮帮我吧.....

angieng

是 adder 吗？为什么有underflow overflow?
应该只有carry, 不是吗？

南极星

我想你是来自UTM吧？？VHDL 很难找人回答的。因为全马只有很少人会。

GeMan

不会 VHDL， 但可以试 (白撞)：

if(tempe<000000000)then
s:='1';
e:="111111111";
m:="00000000000000000000000";
unflow<='1';
else

if(tempe>111111111)then
e:="111111111";
m:="00000000000000000000000";
ovflow<='1';
end if;

end if;

e_out<=tempe(7 downto 0);

[ 本帖最后由 GeMan 于 21-9-2006 05:28 PM 编辑 ]

GeMan

但最大的问题是， ea 及 eb 是 signed exponent 还是 unsigned exponent？

signed exponent,比如：
ea＝１＝＇０００００００１＇
eb＝２＝＇００００００１０＇
e＿out＝３＝＇００００００１１＇ （这个简单）

你是要这样吗？
ea＝－１＝＇１１１１１１１１＇
eb＝－２＝＇１１１１１１１０＇
e＿out＝－３＝＇１１１１１１０１＇

unsigned exponent,比如：
ea＝１＝＇０００００００１＇
eb＝２＝＇００００００１０＇
e＿out＝３＝＇００００００１１＇ （这个简单）

你是要这样吗？
ea＝２５５＝＇１１１１１１１１＇
eb＝２５４＝＇１１１１１１１０＇
e＿out＝２５３＝＇１１１１１１０１＇

[ 本帖最后由 GeMan 于 21-9-2006 06:26 PM 编辑 ]

angieng

library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_1164.all;

entity exp_adder is
port(ea,eb:in std_logic_vector(7 downto 0);
     e_out: std_logic_vector(7 downto 0);
     carry: bit);
end exp_adder;

architecture struct of exp_adder is
begin
process(ea,eb)
variable tempe :std_logic_vector(8 downto 0);
variable e1,e2 :std_logic_vector(8 downto 0);
begin
e1:="0"&ea;
e2:="0"&eb;
tempe:=e1+e2;
e_out=tempe(7 downto 0);
carry=tempe(8);

end process;
end struct;


MMU EE 有学

hauzi302

KBU都有VHDL啦

sgcheng

library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_1164.all;

entity exp_adder is
port(ea,eb:in std_logic_vector(7 downto 0);
     e_outut std_logic_vector(7 downto 0);
     unflowut bit;
     ovflowut bit);
end exp_adder;

architecture struct of exp_adder is
begin
process(ea,eb)
variable tempe:std_logic_vector(8 downto 0);
variable e1,e2:std_logic_vector(8 downto 0);
variable m:std_logic_vector(22 downto 0);
variable e:std_logic_vector(8 downto 0);
variable s:std_logic;

begin
e1:="0"&ea;
e2:="0"&eb;
unflow<='0';
ovflow<='0';
tempe:=e1+e2;

if(tempe<000000000)then
s:='1';
e:="111111111";
m:="00000000000000000000000";
unflow<='1';
else
e_out<=tempe(7 downto 0);
end if;

if(tempe>111111111)then
e:="111111111";
m:="00000000000000000000000";
ovflow<='1';
else
e_out<=tempe(7 downto 0);
unflow<='0';
ovflow<='0';
end if;

end process;
end struct;




试试看，看可以吗？
你没有reset，当然一至set lo...

ychenfei

那里可以买到VHDL software?

你有吗？可以传给我吗？

sgcheng

原帖由 ychenfei 于 9-11-2006 02:32 PM 发表
那里可以买到VHDL software?

你有吗？可以传给我吗？

I already long time not tounch this software liao since four year ago......
i dont know the upgrade version from now.....but i will check for you last wat i have been use
. but can you tell me what kind of thing or project you want to do? like fpga and ect

watervase

原帖由 ychenfei 于 9-11-2006 02:32 PM 发表
那里可以买到VHDL software?

你有吗？可以传给我吗？

Altera Quartus II. 去www.altera.com 有得download free web edition.

我这里有很多人用

书本： Fundamentals of Digital Logic with VHDL Design. RM60++

watervase

原帖由 ychenfei 于 9-11-2006 02:32 PM 发表
那里可以买到VHDL software?

你有吗？可以传给我吗？

300MB++ 传到天亮... 寄光碟给你要吗？