computer n communication system engineering 基地！

DKsang

原帖由 asitoh 于 25-11-2008 10:48 PM 发表


看来学长的下学期也不好过

大家甘话啦

DKsang

原帖由 candaliss 于 25-11-2008 03:00 PM 发表

学 abc
有兴趣没？
A for Ah Ah Ah

还有呢？
B for Berapa..

风の信使

原帖由 asitoh 于 25-11-2008 10:46 PM 发表
哈哈。。 我班也有很厉害的抄神。。
上回跟他们一起抄，才发现我的技术超烂。。
不是很会edit，抄地又慢，害到朋友呱呱叫！
但也就那么一次而已

以前我班的抄神更神，
抄也高分过借给他抄的人。。。

candaliss

原帖由 asitoh 于 25-11-2008 04:11 PM 发表



哇！你酱快~
我什么都还没register叻~

讨厌lab了。。。

你有做abc的机器呀？

你有兴趣学吗？
叫Dksang教你，他学会B了
我不敢学C,很羞

candaliss

原帖由 风の信使 于 26-11-2008 01:24 PM 发表


以前我班的抄神更神，
抄也高分过借给他抄的人。。。

可能是双重标准的改分

candaliss

原帖由 DKsang 于 25-11-2008 07:19 PM 发表


互抄就行啦。。一个人做真的会死。这点要请教jackyboy咯。他在这行已经称皇了。

没有交通去向他讨教，我记得我去过他住的那里一次而已。
在这里读书，好像没做过自己喜欢做的东西

asitoh

原帖由 风の信使 于 26-11-2008 01:24 PM 发表


以前我班的抄神更神，
抄也高分过借给他抄的人。。。

有没有！
酱的话~
我没话说了。。。

asitoh

原帖由 candaliss 于 26-11-2008 02:06 PM 发表

你有兴趣学吗？
叫Dksang教你，他学会B了
我不敢学C,很羞

哈！你们在讲什么！
我有点乱了~

jackyboy05

原帖由 DKsang 于 25-11-2008 07:19 PM 发表


互抄就行啦。。一个人做真的会死。这点要请教jackyboy咯。他在这行已经称皇了。

DK 兄真是太抬举我了，哈哈。
称皇倒还不行，还在努力学习当中，往后还需要 DK 兄的配合，哈哈。
在此，我先谢过DK兄。
所谓：有福同享，有难同当，有report就一起抄！

DKsang

原帖由 jackyboy05 于 27-11-2008 07:51 PM 发表


DK 兄真是太抬举我了，哈哈。
称皇倒还不行，还在努力学习当中，往后还需要 DK 兄的配合，哈哈。
在此，我先谢过DK兄。
所谓：有福同享，有难同当，有report就一起抄！

兄抬，太客气了。你最后那句似乎有D唔系几ngam哦。。我觉得你应该甘写：有福就我享塞，有难就你当塞，有report就一定要备我抄塞！

asitoh

原帖由 DKsang 于 27-11-2008 10:35 PM 发表


兄抬，太客气了。你最后那句似乎有D唔系几ngam哦。。我觉得你应该甘写：有福就我享塞，有难就你当塞，有report就一定要备我抄塞！

小心别人不要跟你合作咯~ 咳咳

芋头糕01096

B for Bungkus....

sunyat99

第二年就vhdl料？？？最好也知道如何用verilog。。。市面上很少人用vhdl。。。大多用verilog..vhdl还是美国government agency project用的比较多。。。你们用什么evaluation board的？？多嘴问问。。路过罢了。。

jackyboy05

原帖由 DKsang 于 27-11-2008 10:35 PM 发表 兄抬，太客气了。你最后那句似乎有D唔系几ngam哦。。我觉得你应该甘写：有福就我享塞，有难就你当塞，有report就一定要备我抄塞！

DK兄若肯抄我的report真是让我感觉与有荣焉，只是所得的分数如有什么三长两短那我就无能为力了。。

jackyboy05

DK兄若肯抄我的report真是让我感觉与有荣焉，只是所得的分数如有什么三长两短那我就无能为力了。。

asitoh

原帖由 sunyat99 于 29-11-2008 11:24 PM 发表
第二年就vhdl料？？？最好也知道如何用verilog。。。市面上很少人用vhdl。。。大多用verilog..vhdl还是美国government agXXXXXect用的比较多。。。你们用什么evaluation board的？？多嘴问问。。路过罢了。。

不好意思，弄错了。我们学的是 verilog HDL 。 我们用的是 altera DE2 board。 相信“路过人"对 verilog 有懂。 我才要开始学，又可以指点的地方吗？ altera 都把我搞到头大了 。

还有，请问为何说”路过“。。 你不是UPM生吗？

DKsang

原帖由 asitoh 于 3-12-2008 10:52 PM 发表


不好意思，弄错了。我们学的是 verilog HDL 。 我们用的是 altera DE2 board。 相信“路过人"对 verilog 有懂。 我才要开始学，又可以指点的地方吗？ altera 都把我搞到头大了 。

还有，请问为何说”路过 ...

verilog 好像 C++ 的。

芋头糕01096

不好意思小弟路過問下啊。。。verilog啊altera這些專用詞可以解釋下我到什麼程度才明白的啊﹖

sunyat99

altera board我没用过。。比较常用xilinx spartan 3... verilog好的多。。比较像C... 那你如果要开始就要有好的simulator咯。。打算用什么simulator??常用的就modelsim....xilinx ISE 也不错。。很方便。。有GUI generate test bench..然后再convert去verilog code...

http://www.ece.utk.edu/~bouldin/courses/551/overview.html

不错的site..你可以去参考。。 不过我觉得写RTL code不难。。最难还是写test plan coverage...这是最麻烦的。。你以后就知。。。

我不是UPM的。。 真的路过人罢了。。。那你以后就叫我路过人吧。。。

sunyat99

syntax 像。。不过你不可以用c++ 或者平常structural programming思维去想。。。HDL是concurrent processing的。。也就是说。。整个code同时run...如果你可以站在hardware 去思考。。。那就容易的多。。。比如说。。flop, mux, latch等等。。。